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超低消費電力向け設計プラットフォーム(DDC)

概要

United Semiconductor Japan Co., Ltd.(USJC)は、超低消費電力CMOSテクノロジ「DDC」を用いたニア/サブスレッショルド動作の設計プラットフォームC55DDCを構築しています。

ニア/サブスレッショルド回路設計

ニア/サブスレッショルド動作の回路では、製造バラツキや動作電圧、および温度(PVT)の変動に性能が敏感で、実用化を困難にしています。それを解決るために我々はMIFS独自のDDC技術を導入し、超低消費電力ソリューションを提供します。

ニア/サブスレッショルド回路向けDDCプラットフォーム C55DDC

1 バラツキ制御とフレキシブルな特性コントロール

図はVdd=0.5Vのテスト回路Si実測データになります。 バラつきはほぼ無視できるレベルに制御され、特性は速度優先から消費電力優先までADVbbFS IPによるバックバイアス制御でコントロール可能です。

2 低電圧動作

ADDVbbFSにより、ニア/サブスレッショルド領域でのSRAM安定動作が可能です。6T SRAMのVdd=0.6V の消費電力は劇的に下がります。

C55DDC platform for near/sub-threshold circuits

United Semiconductor Japan Co., Ltd.(USJC)と Centre Suisse d‘Electronique et de Microtechnique (CSEM) は 各IPブロックを提供し、顧客の超低消費電力回路設計をサポートします。特に 回路安定性に対してキーとなるダイナミックボディバイアス制御技術機能はADVbbFS* IPとして提供します
ADVbbFS* : Adaptive Dynamic Vbb control and Frequency Scaling


Design flow

スタンダードフローに加え、2つのフローを追加します。United Semiconductor Japan Co., Ltd.(USJC)はケイデンス社とシノプシス社のEDAツールに対応したC55DDCライブラリーを提供します。



設計サポートスキーム






Technology brochure

1)C55DDC Platform for IoT/Wearable Applications
2)C55DDC IP Line-up for near/sub-threshold circuits

Conference presentation materials and proceedings

1) 2019 ASSCC, Y. Zha, et al., “An Untrimmed PVT-Robust 12-bit 1-MS/s SAR ADC IP in 55nm Deeply Depleted Channel CMOS Process”

2)2019 CICC, Marc Pons, et al., “A 0.5V 2.5 μW/MHz Microcontroller with Analog-Assisted Adaptive Body Bias PVT Compensation with 3.13 nW/kB SRAM Retention in 55 nm Deeply-Depleted Channel CMOS” 

3)2019 PRIME, Christoph Thomas Müller, et al., “Minimum Energy Point in Constant Frequency Designs under Adaptive Supply Voltage and Body Bias Adjustment in 55 nm DDC”

4) 2012 IEDM, M. Hori, et al., “A Highly Integrated 65-nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits”

5) 2011 IEDM, L T. Clark, et al., “Advanced Channel Engineering Achieving Aggressive Reduction of VT Variation for Ultra-Low-Power Applications”

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