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FEOL（Front End of Line：基板工程、半導体製造前工程の前半）
3. ゲート酸化+ゲート形成
トランジスタの性能を左右するもっとも重要な工程です。
ゲート酸化はトランジスタの性能、信頼性に大きく影響するため、均一な分布の薄く緻密な膜である必要があります。
ゲート形成の寸法もトランジスタの性能に大きく影響するため、レジストパターン形成、エッチングともに厳密な寸法管理が必要です。
なお、ゲート電極はポリシリコン（多結晶シリコン）をCVD法で形成します。
3-1. ゲート酸化
薬品処理で清浄な状態になったシリコン表面を酸化し、ゲート酸化膜を形成します。
この酸化膜の膜厚/膜質はトランジスタの性能、信頼性に大きく影響するため、均一な分布の薄く緻密な膜である必要があります。
3-2. ポリシリコン成長
ゲート電極となるポリシリコン（多結晶シリコン）をCVD法で形成します。
3-3. ゲートレジストパターン形成
ゲートレジストパターンを形成します。
3-4. ゲートエッチング
ゲートレジストパターンをマスクにポリシリコン、ゲート酸化膜をエッチングしゲートを形成します。
エッチング後、レジストパターンは除去します。
ゲートの寸法はトランジスタの性能に大きく影響するため、ゲートレジストパターン形成、ゲートエッチングともに厳密な寸法管理が必要です。
Process Flow（プロセスフロー）
FEOL（Front End of Line：基板工程、半導体製造前工程の前半）
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1. 素子分離|
2. ウェル+チャネル形成|
3. ゲート酸化+ゲート形成|
4. LDD形成|
5. サイドウォール|
6. ソースドレイン|
7. シリサイド|
8. 絶縁膜|
9. コンタクトホール|
BEOL（Back End of Line：配線工程、半導体製造前工程の後半）
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10. メタル-1|
11. メタル-2|