ホーム

超低耗CMOS技术[DDC]

概要

三重富士通セミコンダクターは、超低消費電力CMOSテクノロジ「DDC」を用いたニア/サブスレッショルド動作の設計プラットフォームC55DDCを構築しています。

ニア/サブスレッショルド回路設計

ニア/サブスレッショルド動作の回路では、製造バラツキや動作電圧、および温度(PVT)の変動に性能が敏感で、実用化を困難にしています。それを解決るために我々はMIFS独自のDDC技術を導入し、超低消費電力ソリューションを提供します。

ニア/サブスレッショルド回路向けDDCプラットフォーム C55DDC

三重富士通セミコンダクター (MIFS)と Centre Suisse d‘Electronique et de Microtechnique (CSEM) は 各IPブロックを提供し、顧客の超低消費電力回路設計をサポートします。特に 回路安定性に対してキーとなるダイナミックボディバイアス制御技術機能はADVbbFS* IPとして提供します。

デザインフロー

スタンダードフローに加え、2つのフローを追加します。三重富士通セミコンダクターはケイデンス社とシノプシス社のEDAツールに対応したC55DDCライブラリーを提供します。

特徴

1 バラツキ制御とフレキシブルな特性コントロール

図はVdd=0.5Vのテスト回路Si実測データになります。
バラつきはほぼ無視できるレベルに制御され、特性は速度優先から消費電力優先までADVbbFS IPによるバックバイアス制御でコントロール可能です。

2 低電圧動作

ADDVbbFSにより、ニア/サブスレッショルド領域でのSRAM安定動作が可能です。6T SRAMのVdd=0.6V の消費電力は劇的に下がります。

設計サポートスキーム

新闻稿

学会发表资料

  • 2013年 IEDM
    Embedded FLOTOX Flash on Ultra-Low Power 55nm Logic DDC Platform [Paper (1.08 MB )/ Presentation (1.27 MB )]
  • 2012年 IEDM
    A Highly Integrated 65-nm SoC Process with Enhanced Power/Performance of Digital and Analog Circuits [Paper (2.96 MB )/ Presentation (950 KB)]
  • 2011年 IEDM
    Advanced Channel Engineering Achieving Aggressive Reduction of V TVariation for Ultra-Low-Power Applications [Paper (613 KB)/ Presentation (2.55 MB )]
A+ A-

PAGE TOP