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FEOL（Front End of Line : 基板工序、半导体晶元制造工序的前半部分）
8. 介质膜
接下来是连接晶体管等元件的布线流程。
介质膜沉积：通过CVD法形成厚的硅氧化膜等。
介质膜抛光：为使晶体表面凹凸不平的部分变得平坦，对介质膜进行抛光。
8-1. 介质膜形成
通过CVD法在硅晶片的表面形成厚的硅氧化膜或者类似素材。
8-2. 介质膜抛光
只形成介质膜的话会导致硅晶片表面凹凸不平，并干扰之后的工序。对表面上的氧化膜进行抛光，使其平坦。